PCB设计常见技术

发布日期：2009.10.20 浏览次数：

　　PCB板的物理设计都是最后一个环节，如果设计方法不当，PCB可能会辐射过多的电磁干扰，造成电源工作不稳定，以下针对各个步骤中所需注意的事项进行分析:

　　一、从原理图到PCB的设计流程建立元件参数->输入原理网表->设计参数设置->手工布局->手工布线->验证设计->复查->CAM输出。

　　二、参数设置相邻导线间距必须能满足电气安全要求，而且为了便于操作和生产，间距也应尽量宽些。最小间距至少要能适合承受的电压，在布线密度较低时，信号线的间距可适当地加大，对高、低电平悬殊的信号线应尽可能地短且加大间距，一般情况下将走线间距设为8mil。

　　焊盘内孔边缘到印制板边的距离要大于1mm，这样可以避免加工时导致焊盘缺损。当与焊盘连接的走线较细时，要将焊盘与走线之间的连接设计成水滴状，这样的好处是焊盘不容易起皮，而是走线与焊盘不易断开。

　　三、元器件布局实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子设备的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声;由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，因此，在设计印制电路板的时候，应注意采用正确的方法。 gfgfgfggdgeeeejhjj

　　而电子技术的发展日新月异，而这种变化的根源，主要一个因素来自芯片技术的进步。半导体工艺日趋物理极限，现已达到深亚微米水平，超大规模电路成为芯片发展主流。而这种工艺和规模的变化又带来了许多新的电子设计瓶颈，遍及整个电子业。板级设计也受到了很大的冲击，最明显的一个变化是芯片封装的种类极大丰富，如BGA，TQFP，PLCC等封装类型的涌现;其次，高密度引脚封装及小型化封装成为一种时尚，以期实现整机产品小型化，如：MCM技术的广泛应用。另外，芯片工作频率的提高，使系统工作频率的提高成为可能。而这些变化必然给板级设计带来许多问题和挑战。首先，由于高密度引脚及引脚尺寸日趋物理极限，导致低的布通率;其次，由于系统时钟频率的提高，引起的时序及信号完整性问题;第三，工程师希望能在PC平台上用更好的工具完成复杂的高性能的设计。由此，我们不难看出，PCB板设计有以下三种趋势：

　　· 高速数字电路(即高时钟频率及快速边沿)的设计成为主流。

　　· 产品小型化及高性能必须面对在同一块板上由于混合信号设计技术(即数字、模拟及射频混合设计)所带来的分布效应问题。

　　· 设计难度的提高，导致传统的设计流程及设计方法，以及PC上的CAD工具很难胜任当前的技术挑战，因此，EDA软件工具平台从UNIX转移到NT平台成为业界公认的一种趋势。

　　高速数字系统PCB板解决方案

　　· 时序控制布局，使之满足时序约束要求;

　　· 执行信号完整性预优化;

　　· 板级综合，确保关键线网满足电气需求;

　　· 完成普通线网的布线;

　　· 布线综合优化。

　　通过电气规则驱动的方法就能有效的在设计布局布线之前进行质量评估，检测信号失真情况，确定匹配的线网拓扑结构及恰当的终端匹配结构和阻值。在完成布局布线后，可进行后验证，用软件示波器直观的检测波形。对于这时所发现的时序及失真问题，可用布线综合优化功能予以解决。黄金工具组合及设计流程现在有许多EDA厂商均可以提供高速系统PCB设计的EDA工具，帮助用户在这一领域中有效的提高设计质量，缩短设计周期。在应用电气规则驱动方法的EDA系统板级工具中最具代表性的当数美国Mentor Graphics公司ICX软件包。它最早提出了互联综合概念，也是目前业界最成熟的工具组合。该软件包有目前业界流行的即插即用的特点，它可以集成在许多厂商的PCB经典EDA设计流程中。混合信号设计解决方案

　　· 传统的串行设计

　　即电子工程师在完成全部前端电路设计之后，转交给物理板级设计者完成后端实现。设计周期是电路设计及板级设计时间之和

　　新颖的并行设计

　　在小型化成为设计主流思想及混合技术被广泛采纳之后，串行设计方法就有些落伍了。我们必须从设计方法上进行革新，同时利用功能强大的EDA工具来辅助设计者进行设计，才能适应及时上市的要求。众所周知，我们每个人不可能成为所有领域的专家，也不可能在短时间内将所有工作完成得最好、最快。设计小组的概念，在这种背景下提出，并得以广泛的应用。目前许多公司均采取设计小组的方法，合作进行产品开发。即根据设计复杂程度及功能模块的不同，将整个设计划分成不同功能BLOCK块，由不同的设计开发人员并行进行逻辑电路和PCB板设计;然后在设计顶层，将各个BLOCK块最终的设计结果，以“器件”的方式调入，合成一块整板设计。这种方法称为PCB板设计复用。

　　通过这种方法我们不难看出，它可以极大的缩短设计周期，设计时间仅为用时最多的BLOCK块的设计时间和后端接口连接处理的时间之和。 www.pcbdown.cn

　　工具标准化和第三方工具集成

　　目前有许多厂商从事电子设计自动化(EDA)工具的开发工作，如Cadence，Synopsis，Mentor Graphics为主要的EDA工具供货商;除此之外，还有许多其它EDA厂商。EDA所涉及的领域很广泛，包括网络、通信、计算机、航天航空等。产品则涉及系统板极设计、系统数字/中频模拟/数模混合/射频仿真设计、系统IC/ASIC/FPGA的设计/仿真/验证、软硬件协同设计等。任何一家EDA供货商均很难提供满足各类用户的不同设计需求的最强的设计流程。从市场占有来看，Cadence的强项产品为IC板图设计和服务，Synopsis的强项产品为逻辑综合，Mentor Graphics的强项产品为PCB设计和深亚微米IC设计验证和测试等。毫无疑问，现代电子设计越来越依赖EDA工具和技术，EDA厂商则采用产品标准化的方法来适应用户的这种需求，许多设计者在他的设计流程中采取多家公司的强项产品，组成最佳的设计流程。各EDA厂商纷纷提高自己的强项产品的兼容性和集成第三方产品的能力，来适应用户的潜在需求。

　　派生技术

　　以民用产品为主的厂商，为适应不同层次用户的需求，往往需要开发不同功能、不同文件次的产品去占有市场。过去针对不同功能的产品开发，我们经常采用不同的设计流程来分别实现，即用不同设计资料生产不同功能的板子来实现产品。缺点是成本加大及设计周期延长，同时增加了产品人为的不可靠因素。现在许多厂家采用派生技术来解决以上问题，即用同一个设计流程资料派生出不同功能系列的产品，从而达到降低成本、提高质量的目的。为了适应用户的这种需求，许多EDA 厂商均在自己的产品中增加了派生规则检查(DRC)功能，如：Mentor Graphics的Board Station，Zuken-Redac等，以Board Station为例，它提供了完整的，从前端电路设计的派生功能模块分配，到后端的物理布局规则检查、产生不同派生产品的元器件清单表、生产加工资料、光绘数据及加工装配图等，从而彻底结束了这类设计困扰。

　　一般情况下，当信号的互连延迟大于边沿信号翻转阀值时间的20%时，板上的信号导线就会显示出传输线效应，即联机不再是显示集总参数的单纯的导线性能，而是呈现分布参数效应，这种设计即为高速设计。在高速数字系统设计中，设计者必须解决由寄生参数所导致的错误翻转及信号失真问题-实时序和信号完整性问题。目前这也是高速电路设计者必须解决的瓶颈问题。

　　传统的物理规则驱动

　　我们可以发现在传统的高速电路设计中，电气规则设定和物理规则设定是分开的。这就带来了以下的缺陷：

　　· 在设计早期工程师不得不花费很多精力进行详尽的前后端(即，逻辑建立-物理实现)分析，以规划出满足电气需求的物理布线策略。

　　·高速效应是一个复杂的课题，不能简单的通过布线长度及并行线的控制达到预期的效果。

　　· 设计者必然会面对这样的困境，带有假像成分的物理规则在实际布线中根本不适用，他不得不反复进行规则修改，使其具有实用价值。

　　· 当布线完成之后，可以用后验证工具进行分析。但如果发现问题，工程师必须返回到设计中，进行结构或规则的调整。这是一个循环的冗余过程。必然会影响产品上市时间。

　　· 当设计中仅有几根或几十根关键线网时，物理规则驱动可以很好的完成设计任务;但当设计中几百根，甚至几千根线网时，物理规则驱动的方法就根本无法胜任设计任务。电子技术的发展呼唤新方法、新工具出现，来解决设计面临的瓶颈问题。为解决物理规则驱动高速设计的缺陷，业界从事高速数字电路设计EDA工具研发的有识之士，在三年前提出了实时电气规则驱动物理布局布线的构想，从设计思想上对高速数字设计流程进行了改革。

　　全新的电气规则驱动：互连综合

　　· 互联综合是实时电气规则驱动方法的一个典型术语，即在物理布局布线过程中，互联综合器实时根据电气规则约束条件，进行分析，提取出满足设计者要求的布线策略，使设计一次通过成功。这种方法通过互联综合将电气需求和物理实现精确的集成起来，从根本上消除物理规则驱动方法的缺陷。互联综合流程如下：

　　· 在工具中输入噪声约束及时序约束规则;